Cortex-A57与Cortex-A53
　　Cortex-A50系列的ARMv8处理器目前提供两种版本，按照big.Little策略被分为高性能高功耗的Cortex-A57与低性能低功耗的Cortex-A53。
　　依据ARM放出的PPT上的图示，Cortex-A57的架构与Cortex-A15几乎如出一辙，乱序三发射15级流水线，而Cortex-A53也与Cortex-A7相似，顺序发射8级流水线。ARM并未透露这里的顺序发射宽度，笔者猜测应该是与Cortex-A7相同，使用顺序双发射。因此从流水线的框架上来说，Cortex-A57 = Cortex-A15 + 64bit，而Cortex-A53= Cortex-A7 + 64bit。


ARM将Cortex-A57和Cortex-A53分别比喻成哥哥和弟弟的关系


　　将同样的微架构设计迁移到64bit上并非如想象中那么容易，举例来说，有人认为Cortex-A15的指令读取带宽为每周期16字节，若把它搬到64bit指令集上，流水线前端将承受更大压力，这是一个设计缺陷吗？一条64bit指令占据8个字节，在不考虑Thumb指令集的情况下，Cortex-A57上每周期进入指令解码阶段的指令仅有2条，而指令解码阶段的设计宽度是每周期三条指令，加上分支预测的影响，指令读取阶段的效率的确可能将会冲击到CPU性能。但若我们回头看看以往的三发射微架构，也有一些使用16字节读取带宽的例子，例如Intel的P6，AMD的K8等，P6并不支持64bit，而AMD公开发表的数据表明，K8在32位模式和64位模式下的平均解码停顿非但没有增加，反而降低了10%，更有意思的是，最极端的测试代码在64bit下的解码停顿恶化了40%之多，但最终性能却反超32bit模式30%以上 —— 这意味着指令读取带宽并非关键问题所在。微架构设计时经常需要对这些细节进行量化分析以辨认、改进瓶颈，我们没有理由相信ARM是异类。在64bit如何保持同样的执行宽度在ARM内部一定做过量化分析，与此相似，苹果Cyclone核心在64bit模式下运行的性能冲击也一定做过类似的评估，只是这两家公司并不如AMD和Intel开放，因此具体细节我们无从获知。

　　依据ARM公开发表的结果，Cortex-A57的SPEC 2006得分大约在1200上下，超越Cortex-A9大约20%~30%左右，作为对照，一代英豪Core2 E6300的SPEC 2006成绩大约为2000左右，我们正在目睹嵌入式微处理器重复着桌面高性能微处理器的发展道路，在结构设计和最终性能上都逐步向着以Core为代表的高性能微架构靠拢。值得一提的是，SPEC单线程得分仅能衡量毫无干扰的理想环境下运行一部分单线程程序的能力，而在当下的多核计算条件下，处理器通常情况下将同时处理多个行为模式完全不同的线程，这些相互之间区别较大的线程将会在多核处理器上争抢缓存容量，缓存带宽等各种执行资源，导致性能不同程度地衰退，因此目前的SPEC得分距离实际应用环境下的真实体验仍有一段距离，因此SPEC在专业评估上也仅仅是参考标准之一。未来的体系结构中将加入关键程序的性能隔离，保障多核计算的混合环境下关键程序性能不会大幅衰退，目前已有不少相关的前沿研究正在展开。至于Cortex-A53，ARM声称它将达到Cortex-A9级别的性能，但是功耗仅有四分之一，面积仅有Cortex-A9的六成左右，A50系列的这两款产品把ARM阵营的路线图从28nm延伸了两代，覆盖20nm抵达14nm，届时ARM是否还会有新动作，颇为惹人好奇。
　　
结语 未来移动计算市场的必争之地
    向64bit进行的布局是一种超前于市场需要的战略举动，随着移动计算设备的持续进化，与桌面一样经历从32位到64位的跨越只是时间问题，ARM与Intel对此都早早进行了布局，64bit将成为未来争夺移动计算市场的阵地之一，引入64bit会不会需要操作系统与编译器的支持，以及开发者社区的跟进，这些生态系统层面的因素甚至比芯片本身的表现更加重要，甚至可能触发行业洗牌。Intel与ARM在这一轮中将如何表现，我们拭目以待。